Semiconductor technology & processing

10 min

3D systemen-op-chip

Kleinere, goedkopere en krachtigere systemen door een slimme onderverdeling van het circuit.

Scroll

3D-integratie is de laatste jaren geëvolueerd naar een economisch interessante technologie. De technologie laat toe om de voetafdruk van een systeem aanzienlijk te verkleinen, en maakt ook de verbindingen tussen de sub-componenten van dat systeem korter en sneller. Zo wordt de technologie gebruikt om CMOS-beeldsensoren in een smartphone te verpakken, of om DRAM-geheugenstapels te maken voor toepassingen die een grote bandbreedte vragen. In plaats van chips te stapelen, is het ook mogelijk om een 2D systeem-op-chip (2D SOC)-ontwerp opnieuw onder te verdelen in circuit-blokken, die op afzonderlijke wafers gemaakt worden en nadien met elkaar worden verbonden. Zo ontstaan 3D systemen-op-chip (3D-SOC). Door de circuits op een slimme manier onder te verdelen, kan het vermogenverbruik, de performantie en het oppervlak van het systeem beduidend worden verbeterd. Op die manier draagt deze 3D-technologie bij tot de verdere schaalverkleining volgens de Wet van Moore.

Het 3D-technologielandschap

De voortdurende schaalverkleining van microelektronische circuits heeft tot alsmaar complexere systemen-op-chip (SOC) geleid. Tegelijkertijd heeft ook de verscheidenheid aan toepassingen (denk aan geavanceerde geheugens, circuits die bij hoge spanningen werken, analoge circuits, sensoren) de technologische ontwikkelingen in verschillende richtingen geleid. In dit complexe landschap zijn er nog heel wat elektronische systemen die bestaan uit een veelheid aan componenten, allemaal individueel verpakt en verbonden door middel van conventionele printplaten (PCB’s). Anderzijds zijn er ook meer geavanceerde 3D-integratie- en interconnect-technologieën ontstaan, die de afmetingen van de elektronische systemen aanzienlijk verkleind hebben, en alsmaar snellere en kortere verbindingen mogelijk maken tussen de sub-circuits. Daarmee is 3D-integratie één van de technieken die de industrie toelaat om de Wet van Moore verder te zetten.

In dit 3D-technologielandschap onderscheiden we verschillende klassen van 3D-integratie. Het grootste verschil tussen deze klassen zit in het niveau waarop de onderverdeling gebeurt, m.a.w., waar in de interconnect-hiërarchie de systemen in verschillende onderdelen worden ‘geknipt’ vooraleer ze gestapeld worden. Voor elk van deze klassen zijn er verschillende proces-schema’s en 3D-integratietechnieken nodig, en elke klasse wordt gekenmerkt door een specifieke contact pitch – de afstand tussen de contacten. Een eerste klasse wordt systeem-in-een-verpakking (of SiP) genoemd. Hier gebeurt de onderverdeling op het niveau van de verpakking, en worden verpakkingen bovenop elkaar gestapeld, of verschillende chips in een enkele verpakking geïntegreerd. De technologieën die deze SiP’s mogelijk maken zijn package-to-package reflow en fan-out wafer-level packaging, in combinatie met soldeerballen. Met de huidige technologieën zijn de contact pitches eerder groot, van de orde van 400 micrometer. Imec onderzoekt nieuwe manieren om fan-out wafer-level packaging te realiseren en tracht zo de interconnectiviteit van deze klasse van SiP’s met een factor 100 te verbeteren (pitches van 40 micrometer). De techniek wordt toegepast in bijvoorbeeld mobiele applicaties zoals smartphones. In een tweede klasse, de 3D-gestapelde IC of 3D-SIC, vindt de onderverdeling plaats op het niveau van de naakte chip (of die) en worden individuele dies op elkaar gestapeld. 3D-SIC wordt mogelijk gemaakt door die-op-interposer stapeling of die-op-wafer stapeling, waarbij afgewerkte dies bovenop een geproceste wafer worden gezet met een bondingtechniek. De dies worden onderling verbonden met through-silicon-via’s en microbumps. In de industrie worden vandaag mirobump pitches bereikt tot 40 micrometer. Imec wil deze afstanden verder verkleinen, tot ver onder de 20 micrometer. Een typische toepassing zijn geheugens die veel bandbreedte vragen (wide I/O), waarbij bijv. verticaal gestapelde DRAM-chips (3D-DRAM) verbonden zijn op een silicium interposer, samen met een logische die en een optische I/O eenheid.

3D-gestapelde IC: wafer met chips gestapeld via een die-op-wafer proces.

3D-gestapelde IC: wafer met chips gestapeld via een die-op-wafer proces.

3D systemen-op-chip: hogere dichtheid door heterogene integratie

Door de verdere schaalverkleining van chips ontstaan nieuwe mogelijkheden voor 3D-chip-integratie met nog hogere interconnect-dichtheden en kleinere pitches. In plaats van een systeem-op-chip als een enkele chip te realiseren, is het nu ook mogelijk om verschillende functionele onderverdelingen van een SOC-circuit te maken. Het stapelen van deze onderdelen resulteert in een zogenaamd 3D systeem-op-chip. Dit zijn verpakkingen waarbij onderdelen met verschillende functies en technologieën heterogeen gestapeld worden, waarbij interconnect-dichtheden onder de 5 micrometer worden bereikt. De onderverdeling van het systeem kan op verschillende niveaus in de interconnect-hiërarchie gebeuren – op het niveau van de zogenaamde globale bedrading (global wiring, lange verbindingen over de ganse chip), de tussenliggende bedrading (intermediate wiring), of de lokale bedrading (local wiring, korte verbindingen tussen bv. intra-core modules). De technologie die een stapeling van deze onderdelen mogelijk maakt, is wafer-op-wafer bonding – hetzij via hybride wafer-op-wafer-bonding of diëlektrische wafer-bonding technieken. Dit gebeurt door de bovenste en onderste wafers eerst nauwkeurig op elkaar te leggen en daarna te ‘bonden’. Deze wafers kunnen vandaag de dag heel nauwkeurig op elkaar worden gelegd. Recent nog werden zeer goede resultaten behaald voor zowel hybride bonding (een overlap-nauwkeurigheid van 1,8 micrometer pitch) als voor diëlektrische bonding (300nm overlap over de ganse wafer). Deze nauwkeurige overlap is nodig om de bonding-pads van de gestapelde wafers te aligneren en is essentieel om een hoge yield te behalen.

Wafer-op-wafer bonding met 1,8 micrometer pitch overlap-nauwkeurigheid.

Wafer-op-wafer bonding met 1,8 micrometer pitch overlap-nauwkeurigheid.

Eén van de belangrijkste drivers voor het ontwikkelen van 3D-SOC’s is het functioneel her-verdelen van hoge-performantiesystemen. Op die manier kunnen verschillende onderdelen van het SOC-systeem gemaakt worden met aangepaste technologieën in verschillende fysische lagen, terwijl ze toch sterk verbonden blijven. Zo is er een trend in de ontwikkeling van processoren naar alsmaar meer ‘cores’. Maar naarmate het aantal cores toeneemt, is er ook meer en meer geheugen op chip nodig. Het resultaat is een toename van het siliciumoppervlak en het aantal interconnects in de back-end-of-line. En dat leidt tot een toename van de wafer-kost. Een manier om hiermee om te gaan is het functioneel herverdelen van de processor, gevolgd door heterogene 3D-integratie.

Illustratie van 3D-SOC verdeling gebaseerd op de schaalbaarheid van de technologieën.

Illustratie van 3D-SOC verdeling gebaseerd op de schaalbaarheid van de technologieën.

Slimme onderverdeling

Onderzoekers bij imec gebruiken fysische ontwerptools om een optimale functionele herverdeling van hoog-performante systemen te bekomen. Een typisch voorbeeld is een grotere SOC die bestaat uit verschillende cores, L1 geheugens die met deze cores geassocieerd zijn en L2 geheugen dat gedeeld wordt. Dit systeem kan uit elkaar gehaald worden zo dat al het geheugen op een bovenliggende chip (of die) gezet wordt en de logische eenheden op een onderste chip. Het resultaat zijn twee chips, die maar half zo groot zijn als de originele grote chip. Daarmee wordt de yield (of opbrengst, gedefinieerd als het percentage goede dies op een wafer) van het systeem aanzienlijk beter. De yield neemt immers af als functie van het oppervlak van de die. Naast de winst in kost en oppervlak wordt ook de lengte van de verbindingsdraden tussen de processor en het geheugen beduidend korter door de twee chips te stapelen. En dit brengt dan weer een bijkomende winst in vermogenverbruik en performantie met zich mee. Deze voordelen zijn typisch voor alles wat 3D is. Maar er is meer. Voor de originele 2D chip moet het processen van de wafer geoptimaliseerd worden voor zowel de logische als de geheugen technologieën. Door de chip in twee te splitsen, één voor de logische eenheden, één voor de geheugens, kunnen de proces-flows apart geoptimaliseerd worden. En daardoor zal de yield verder stijgen. Ook zijn er voor een logische chip typisch een groot aantal metaallagen nodig (typisch 12 tot 14), terwijl een geheugenchip typisch veel minder lagen vraagt (5 of 6). Daardoor kan de wafer die het geheugendeel bevat nu relatief goedkoop gemaakt worden, aangezien de kost van de back-end-of-line een groot deel uitmaakt van de totale wafer-kost.

Video die het principe van multicore processor her-verdeling illustreert.

In een volgende stap kan de onderverdeling herzien worden door nog kleinere functionele IP-blokken te maken en ze te herschikken in een andere vorm waardoor de lengte van de interconnects verder kan afnemen. Deze (her-)verdeling moet echter op een slimme manier gebeuren, en ‘over-verdeling’ moet vermeden worden. Wanneer een circuit bijvoorbeeld bestaat uit sub-circuits die heel sterk onderling verbonden zijn, dan zullen door het uit elkaar halen van deze sub-circuits te veel draden op en neer moeten gaan tussen de twee uiteindelijke chips. En dat zou meer problemen veroorzaken dan oplossen. Een slimme manier om te verdelen zou bijvoorbeeld gebaseerd kunnen zijn op de schaalbaarheid van de verschillende technologieën. Terwijl we transistors alsmaar verder verkleinen volgens de Wet van Moore, wordt het alsmaar moeilijker om een totaal proces te ontwikkelen dat alles van de SOC omvat. Voor deze toepassingen kan een onderverdeling in functie van schaalbaarheid een interessante optie zijn. Wanneer je de technologie opsplitst in delen die sterk schalen (bijv. digitale blokken) en delen die nauwelijks schalen (bijv. analoge blokken en I/O drivers), dan kan je de chip met de sterk schaalbare technologieën en de chip die de minder schaalbare technologieën bevat, apart optimaliseren.

Van een 2D-SOC (verschillende grote IP-blokken) naar een 3D-SOC (IP-blokken herschikt over twee chip-niveaus, en een verdere onderverdeling van de IP-blokken).

Van een 2D-SOC (verschillende grote IP-blokken) naar een 3D-SOC (IP-blokken herschikt over twee chip-niveaus, en een verdere onderverdeling van de IP-blokken).

Outlook: 3D-IC’s

Uiteindelijk zal de roadmap een nog verdere integratie mogelijk maken door transistors op elkaar te stapelen, en daarmee contact pitches bereiken van slechts enkele honderden nanometer. Imec onderzoekt bijvoorbeeld hoe nMOS transistors bovenop pMOS transistors – of vice versa – kunnen gestapeld worden in plaats van ze naast elkaar te plaatsen (ook wel CFET of CMOS FET genoemd). Daarvoor zijn heel andere technologieën nodig. Hier worden geen through-silicon-via-achtige processen gebruikt, maar wel sequentiële processen of layer-transfer processen. Het aligneren van de twee transistors in een CFET wordt niet bepaald door wafer alignment, maar door lithografie. Een typische toepassing is een SRAM-geheugencel in een 3D-formaat, die een veel kleinere voetafdruk zal hebben dan zijn 2D-equivalent. Een ander voorbeeld is 3D-NAND-technologie, waarbij een enkel kanaal een veelvoud aan transistors of bits bevat (tot 58), die in één enkele structuur geïntegreerd zijn. Het is dus nog een aantal niveaus in granulariteit lager dan 3D-SOC-verdeling. En het is zeker één van de toekomstige technologieën die potentieel heeft om de Wet van Moore verder te zetten.

3D-SOC’s en 3D-IC’s vervolledigen imecs 3D-technologie-roadmap die verschillende wegen voor 3D-integratie uitstippelt. Imecs onderzoekers spreken echter liever over een 3D-technologielandschap in plaats van over een ‘roadmap’. Het is dan ook geen traditionele roadmap die van links naar rechts kan gelezen worden. Voor 3D zijn er verschillende technologie-opties die naast elkaar bestaan, zelfs binnen hetzelfde systeem. De technologieën verschillen in de plaats waar ze de interconnect-hiërarchie verbreken, met andere woorden, waar ze de componenten van elkaar ‘knippen’ en de 3D-verbinding maken. En dit zal ook de vereiste 3D-pitch bepalen. Samen vormen ze een verzameling van technologieën die toelaten om een systeem in een kleinere vormfactor te integreren, met een betere performantie en lagere fabricagekosten...

Imecs 3D-technologielandschap.

Imecs 3D-technologielandschap.

 

3D-die stapel: vier dies, verticaal verbonden door bumps van 20 micrometer pitch en 5 micrometer diameter, en TSV-connecties van 50 micrometer diep.

3D-die stapel: vier dies, verticaal verbonden door bumps van 20 micrometer pitch en 5 micrometer diameter, en TSV-connecties van 50 micrometer diep.

Deze website maakt gebruik van cookies met als enige doel het analyseren van surfgedrag, zonder enige commerciële insteek. Lees er hier meer over.

Accepteer cookies