Semiconductor technology & processing

5 min

Eric Beyne over 3D-chips

“Bekijk 3D-chiptechnologie als een manier om je systeem beter te laten presteren, niet als een extra kost”

Scroll

Eric Beyne, imec fellow & program director 3D system integration

In 2017 zagen we een duidelijke marktdoorbraak van 3D-chiptechnologie. Waar vroeger weigerachtig werd gekeken naar 3D, begint de industrie nu te beseffen dat dit niet noodzakelijk een extra kost hoeft te zijn, maar wel nieuwe mogelijkheden schept. 

3D op de markt

In 2017 zagen we 3D-chiptechnologie verschijnen in verschillende commerciële producten. In de iPhone 8, bijvoorbeeld, vind je de ‘gestackte’ beeldsensor van Sony terug. Die sensor zorgt voor een ongeëvenaarde beeldkwaliteit van foto’s en video’s dankzij het stapelen van de beeldsensor, de rekenchip én het geheugen tot één geheel. Ook voor geheugens is 3D the way to go. Het gebruik van high-bandwidth modules, bijvoorbeeld, zit duidelijk in de lift. Hierbij worden 4 of 8 DRAM-chips gestapeld bovenop een processorchip. Zowel AMD als Nvidia brachten in 2017 krachtige processoren uit gebaseerd op dit principe; processoren die gebruikt kunnen worden in high-end laptops maar ook voor toepassingen rond artificiële intelligentie. 

Verder kende de fan-out wafer-level packaging (WLP)-technologie een enorme boost in 2017. Fan-out WLP kan je beschouwen als een logische volgende stap na standaard WLP, om de groeiende mismatch en interconnect-gap tussen chip en printplaat aan te pakken. De chips worden versneden uit een siliciumschijf en overgebracht naar een carrier-wafer. Hierbij worden ze verder van elkaar geplaatst dan op hun originele wafer. Daarna wordt de gereconstrueerde wafer bedekt met een molding plastiek, een redistributielaag en soldeerbollen. De technologie werd zo’n 15 jaar geleden ontwikkeld door Infineon, maar kent nu een echte revival als een manier om efficiënt wafers op elkaar te stapelen. De Apple A10-processor, bijvoorbeeld, gebruikt de fan-out technologie van TSMC, inFO genaamd, om het DRAM-geheugen en de CPU te stapelen. 

Voor elk bouwblok de meest geschikte technologie

De volgende jaren zullen we 3D-chiptechnologie steeds meer zien verschijnen in zeer diverse toepassingen, vooral wanneer die veel rekenkracht en geheugencapaciteit vereisen. Denk bijvoorbeeld aan multi-core servers en toepassingen rond artificiële intelligentie. Systemen zullen bovendien ook steeds vaker ‘heterogeen’ worden, en dan kan je niet buiten 3D-technologie. Een heterogeen systeem bestaat uit verschillende gespecialiseerde onderdelen, bijvoorbeeld geheugen, beeldsensoren, III-V elektronica voor analoge functies en RF, processoren, laagvermogen elektronica, enz. Door elk van deze onderdelen apart te ontwerpen en te processen met de meest geschikte technologie, en vervolgens tot een geheel te verpakken met 3D-technologie, kunnen we nog veel vooruitgang boeken wat betreft performantie, kost en vermogenverbruik van elektronische systemen. 

Wafer-to-wafer bonding

Bij imec geloven we al jaren in de kracht van 3D-technologie, en steken we veel energie in het verbeteren ervan. In 2017 behaalden we bijvoorbeeld mooie resultaten op het vlak van wafer-to-wafer bonding. We slaagden erin om de afstand tussen de chipverbindingen bij hybrid wafer-to-wafer bonding verder te verkleinen tot 1,4 micrometer (de huidige standaard in de industrie bedraagt 6 micrometer pitch). Voor 2018 zien we zelfs een pitch van 0,7 micrometer haalbaar. Dit onderzoek is trouwens onlosmakelijk verbonden met het werk van de 3D-toestelbouwers, die als partner in ons 3D-programma zitten. 

Nog op het vlak van wafer-to-wafer bonding, maar dan in het domein van de via-last technologie, konden we in 2017 de diameter van de through-silicon vias verkleinen tot 1µm, met een pitch van 2 micrometer (de huidige standaard in de industrie bedraagt 5 micrometer diameter en 10 micrometer pitch). In 2018 zullen we onze geoptimaliseerde technologie verder uitbreiden voor het stapelen van 4, 8 en 16 wafers. Vooral voor geheugentoepassingen is het stapelen van zoveel wafers belangrijk.

Voor de die-to-wafer technologie behalen we momenteel een microbump pitch van 10 micrometer. In 2017 lag de focus op het uitwerken van collectieve bondingtechnieken zodat het die-to-wafer proces sneller, en tegen een lagere kost, kan worden uitgevoerd. In de huidige die-to-wafer processen worden de chips nog één voor één overgebracht. Bij collectieve bonding, daarentegen, worden de chips op een carrier-wafer geplaatst en gezamenlijk overgebracht naar een andere wafer voor bonding. In 2017 werkten we daarvoor een conceptflow uit en demonstreerden we de haalbaarheid ervan voor de industrie. We zorgden er ook voor dat het proces bruikbaar is voor het transfereren van niet-silicium chips op siliciumwafers (zoals optical I/O, lasers, III-V, power amplifiers, microleds, enz.) Deze uitbreiding van de technologie is belangrijk naar de toekomst toe – wanneer we meer en meer zullen te maken krijgen met heterogene systemen die bestaan uit gespecialiseerde onderdelen. 

3D technology landscape

Imecs 3D-technologielandschap. We spreken liever niet over een ‘roadmap’ omdat voor 3D vele opties naast elkaar zullen bestaan, zelfs binnen één systeem.

Chips koelen met microjets

Het meest vernieuwende pad dat we in 2017 bewandelden is zeer zeker het gebruik van 3D-prototyping voor chipverpakkingen en meer bepaald voor het uitwerken van een nieuw concept voor chipkoeling. 

Nu de resolutie van 3D-prototyping steeds maar verbetert, wordt het interessant om deze technologie in te zetten voor elektronische systemen. 

Je kan dan het ontwerp van de chipverpakking specifiek gaan optimaliseren voor de toepassing, in plaats van een standaardontwerp te nemen (ook hier zie je dus een trend naar specialisatie). 3D-prototyping bleek de perfecte manier om ons chipkoelingsconcept in realiteit om te zetten. Dat concept bestaat uit microfluïdische lagen aan de achterkant van de chip, die toelaten om kleine microjets af te vuren op de chip, en zo de warmte heel efficiënt af te voeren. De performantie – en kostprijs! – van dit koelingssysteem is bovendien veel beter dan de state-of-the-art. Dit voornamelijk door het wegwerken van verschillende tussenlagen en de directe koeling op de achterzijde van de chip. 

In 2018 zullen we deze technologie verder uitwerken op basis van 3D-printing. Deze techniek laat immers toe om het ontwerp te optimaliseren in een richting die niet mogelijk is met klassieke productietechnologieën, zoals het afronden en 3D-vormen van toevoerkanalen waardoor onnodige drukvallen (= verliezen) vermeden worden.  Zo krijgen we de koelvloeistof op de meeste optimale wijze op het te koelen oppervlak.

 

Meer weten?

  • Wil je meer weten over het nieuwe concept om chips te koelen, klik dan hier om de IEDM-paper van Herman Oprins et al. op te vragen. 
  • Lees het artikel over 3D systemen-op-chip dat verscheen in het aprilnummer van imec magazine.

Biografie Eric Beyne

Eric Beyne obtained a degree in electrical engineering in 1983 and a Ph.D. in Applied Sciences in 1990, both from the Katholieke Universiteit Leuven, Belgium. Since 1986 he has been with imec in Leuven, Belgium where he has worked on advanced packaging and interconnect technologies. Currently, he is an imec fellow and program director of imec’s 3D System Integration program.

 

Deze website maakt gebruik van cookies met als enige doel het analyseren van surfgedrag, zonder enige commerciële insteek. Lees er hier meer over.

Accepteer cookies