Semiconductor technology & processing

5 min

De mogelijkheden van sequentiële-3D-integratie voor de schaalverkleining van chips

Sequentiële-3D-integratie is een veelbelovend alternatief voor de schaalverkleining van chips. Nadine Collaert (distinguished member of technical staff bij imec) en haar team zetten de uitdagingen en de mogelijke voordelen van deze opkomende integratie-technologie op een rijtje.

Scroll

Intro

Naar verwachting zullen technologie-innovaties ons toelaten om de traditionele schaalverkleining van logische en geheugenchips op basis van de Wet van Moore nog minstens vijf tot tien jaar verder te zetten. Tegelijkertijd zoeken onderzoekers wereldwijd ook naar alternatieve oplossingen om de steeds toenemende uitdagingen aan te gaan die gepaard gaan met de verdere verkleining van transistoren. Eén van deze alternatieven is sequentiële-3D-integratie (S3D), een relatief nieuwe technologie die belooft om bepaalde problemen van klassieke tweedimensionale chip-fabricatie (2D CMOS) aan te pakken. Volgens de S3D integratie-techniek wordt een chip of systeem sequentieel in verschillende lagen ‘geprocest’ en verticaal geïntegreerd. Er bestaan drie verschillende varianten – afhankelijk van het niveau waar de onderverdeling van het systeem en de stapeling van de subsystemen plaatsvindt. 

Eén van deze alternatieven is sequentiële-3D-integratie (S3D), een relatief nieuwe technologie die belooft om bepaalde problemen van klassieke tweedimensionale chip-fabricatie (2D CMOS) aan te pakken. 

Drie verschillende S3D varianten

Een eerste variant is S3D op transistor-niveau. Daarbij wordt de poort van de transistor opgesplitst in lagen van pMOS en nMOS. Bij een tweede variant, S3D op CMOS-niveau, worden conventionele tweedimensionale standaard-cellen in verschillende lagen geplaatst. En tenslotte kan de onderverdeling ook op IP-block-niveau plaatsvinden. Zo kan bijvoorbeeld de analoge en I/O-functionaliteit gescheiden worden van het logische en geheugencircuit. Deze laatste variant wordt hybride S3D genoemd (of heterogene 3D), omdat er behalve CMOS-technologieën verschillende andere technologieën kunnen worden gecombineerd.
S3D at transistor and cell level

Sequentiële-3D (a) op niveau van de transistor, en (b) op niveau van standaard-cellen.

hybrid S3D

Illustratie van hybride S3D. In dit voorbeeld worden het logische en geheugencircuit in een onderste laag gemaakt in 3nm technologie (of iN5), terwijl het overblijvende deel (analoog en I/O) in een bovenste laag gemaakt is in de 28nm technologiegeneratie. Het niet-schaalbare deel (analoog en I/O) neemt in dit geval 30% van de oppervlakte van het circuit in.

Technologie-integratie: de uitdagingen

S3D brengt specifieke uitdagingen mee op het gebied van technologie. Deze hebben vooral te maken met het beperkte thermisch budget dat beschikbaar is voor het processen van de onderste en de bovenste laag. Imec heeft innovatieve oplossingen voorgesteld voor de fabricage van interconnect-metalen, contactjes en de poort-stapels van de transistoren. Nu deze uitdagingen aangepakt zijn, belooft de techniek om de hoeveelheid transistoren per chip-oppervlak te doen toenemen, de lengte van de interconnect-lijnen te reduceren en de co-integratie van heterogene chiptechnologieën te vergemakkelijken.

Wat zijn de voordelen?

Maar om de echte voordelen te kennen, heeft het imec team voor elk van de varianten een systematische analyse uitgevoerd van het vermogen, de performantie, de benodigde oppervlakte en de kost. 

Het grootste voordeel is voor rekening van de heterogene S3D variant, waarbij het logische en geheugendeel gemaakt zijn met een geschaalde technologie, en het overgebleven, niet-schaalbare deel (analoog in combinatie met I/O) gemaakt is in een meer relaxte 28nm technologie in de bovenste laag. 

S3D is minder ‘rendabel’ voor dimensionele schaalverkleining (dus S3D op transistor- of celniveau). De relatieve voordelen hangen echter ook sterk af van de veronderstellingen die gemaakt worden met betrekking tot de technologie, en van de manier waarop de verschillende componenten worden verdeeld.

Een typische toepassing van een S3D-implementatie kunnen gestapelde SRAM-geheugencellen zijn, waarbij transistoren van naburige cellen op elkaar gestapeld worden. De hybride S3D-benadering kan voordelig zijn voor de implementatie van de volgende generatie applicatie-hardware, zoals 5G en ‘machine learning’. 
 

Meer weten?

  • Een uitgebreide versie van dit artikel werd oorspronkelijk gepubliceerd in Chip Scale Review (mei-juni 2018), en kan via deze link worden opgevraagd. Het artikel is getiteld ‘Sequential-3D integration for advanced semiconductor scaling’, en werd geschreven door Anne Vandooren, Jacopo Franco, Arindam Mallik, Liesbeth Witters and Nadine Collaert, imec.

Biografie Nadine Collaert

Nadine Collaert behaalde een M.S. en Ph.D. in electrical engineering aan het ESAT departement van de KU Leuven, in 1995 en 2000 respectievelijk. Sindsdien richtte ze zich op de theorie, het ontwerp en de technologie van FinFET-transistoren, opkomende geheugenchips, transducers voor biomedische toepassingen en de integratie en karakterisering van biocompatibele materialen (bijv. materialen gebaseerd op koolstof). Van 2012 tot april 2016 was ze programma-manager van het LOGIC programma bij imec, waarbij ze zich toelegde op hoge-mobiliteitskanalen, TFETs en nanodraad-transistoren. Sinds april 2016 is ze distinguished member of technical staff, verantwoordelijk voor het onderzoek naar nieuwe benaderingen voor de schaalverkleining van CMOS, gebaseerd op heterogene integratie van nieuwe materialen met Si, en nieuwe ‘material enabled’ transistor- en systeem-benaderingen om de functionaliteit te verhogen.

Deze website maakt gebruik van cookies met als enige doel het analyseren van surfgedrag, zonder enige commerciële insteek. Lees er hier meer over. Lees ook ons privacy statement. Sommige inhoud (video's, iframes, formulieren,...) op deze website zal pas zichtbaar zijn na het accepteren van de cookies.

Accepteer cookies