Semiconductor technology & processing

10 min

De verticale nanodraad-transistor: bouwsteen voor compacte SRAM-geheugencellen

Verticale nanodraad-veldeffect-transistoren (nanodraad-FETs) hebben veel mogelijkheden, ze kunnen bv. gebruikt worden voor de ‘super-schaling’ van SRAM-cellen.

 

Scroll

Intro

Nanodraad-veldeffect-transistoren (nanodraad-FETs) in een verticale configuratie beloven de huidige chiptechnologie tot haar uiterste schalingslimieten te drijven. Ze nemen maar een kleine oppervlakte in en zijn toch zeer performant, waardoor ze zouden kunnen gebruikt worden als bouwblok voor erg compacte static random access memory (SRAM)-geheugencellen. In deze toepassing kunnen ze ook een belangrijke rol spelen bij hybride schaalverkleining – een nieuwe manier van chip-schaling waarin niet één maar verschillende types transistorarchitecturen in eenzelfde systeem-op-chip worden geïntegreerd.

In dit artikel belichten Nadine Collaert (distinguished member of technical staff bij imec), Anabela Veloso (principal member of technical staff bij imec) en Trong Huynh-Bao (R&D engineer bij imec) de mogelijkheden van verticale nanodraad-FETs. Ze bespreken ook de integratieroutes voor dit type transistoren en hebben het over de ‘super-schaling’ van SRAM-cellen.

Hybride schaalverkleining

De traditionele schaalverkleining van transistoren is nog altijd één van de fundamenten van de halfgeleiderindustrie sinds Gordon Moore in 1965 zijn Wet van Moore voorstelde. Maar recent is er nog een andere trend in de technologie-roadmap verschenen: hybride schaalverkleining – ook wel gehybridiseerde schaalverkleining, heterogene schaling of heterogene integratie genoemd. 

"Het grote verschil met traditionele transistor-schaling is dat hybride schaalverkleining niet langer één transistorarchitectuur gebruikt om het hele systeem op te bouwen."

In de plaats daarvan worden er verschillende architecturen ingezet voor verschillende onderdelen van het systeem-op-chip, afhankelijk van hun functie in het systeem. Zo zou bv. magnetoresistive RAM (MRAM) gebruikt kunnen worden voor het embedded cachegeheugen, sterk geschaalde FinFETs voor de meest performante centrale verwerkingseenheden (CPU cores) en spin-logische transistoren voor de ultralaag-vermogen functies. In de context van hybride schaalverkleining zou er ook voor de verticale nanodraad-FET een belangrijke rol zijn weggelegd. Zoals imec onlangs aantoonde, is het een beloftevolle technologie voor het maken van erg compacte SRAM-geheugencellen. 

De verticale nanodraad-FET

Gate-all-around (GAA) nanodraad/nanosheet FETs zijn in zekere mate een natuurlijke evolutie van de huidige FinFET-technologie. In een nanodraad-FET wordt het dunne geleidingskanaal van de transistor (de nanodraad) volledig omgeven door de poort – vandaar de benaming ‘gate-all-around’. Daardoor kunnen de korte-kanaals-elektrostatische effecten (SCE) beter gecontroleerd worden, wat erg belangrijk is voor de meer geavanceerde technologienodes. Met deze technologie zou ook de dichtheid van de transistoren verder geschaald kunnen worden, wat met andere architecturen moeilijker gaat door problemen met het schalen van de poort-pitch (de onderlinge afstand tussen de poorten van de transistoren).

Nanodraad-FETs kunnen zowel in een laterale als in een verticale configuratie geïmplementeerd worden. Nanodraad-transistoren in een laterale configuratie bevinden zich echter in een tweedimensionale layout, waardoor ook hun verdere schaalverkleining uiteindelijk op fysische grenzen zal stuiten. Zo zal bv. de plaats die beschikbaar is om de poorten en de contacten te plaatsen, te klein worden. Ook zullen in de back-end-of-line – waar de transistoren onderling met elkaar verbonden worden door interconnects – te veel metaaldraden in een te kleine ruimte aanleiding geven tot een ‘congestie’ in de bedrading. 

En daar zouden verticale GAA nanodraad-FETs een interessante rol kunnen spelen. Met deze transistoren gaan we van een 2D- naar een 3D-layout-configuratie, waarbij de lengte van de poort verticaal gedefinieerd wordt. Een dergelijke disruptieve innovatie vraagt zeker om een co-optimalisatie van processing en ontwerp al vroeg in de ontwerpfase, maar brengt ook nieuwe opportuniteiten. 

Een belangrijk voordeel is dat de lengte van de poort in deze configuratie niet beperkt wordt door de voetafdruk van de transistor. 

Daardoor kan de poortlengte meer relaxed worden zonder daarom een grotere oppervlakte van de wafer te verbruiken. Ook de diameter van de nanodraad kan wat groter gemaakt worden terwijl toch de controle over de korte-kanaal-effecten behouden blijft. Beide aspecten zijn voordelig vanuit het standpunt van variabiliteit. 

imec_lateral nanowire FET

Schematische voorstellingen van (links) de laterale nanodraad-FET met één of twee verticaal gestapelde laterale nanodraden, en (rechts) de verticale nanodraad-FET.

"Een meer relaxte afmeting van de nanodraad kan ook voordelig zijn voor hoge-mobiliteits-transistoren die in het geleidingskanaal germanium of III-V-materialen gebruiken als alternatief voor silicium."

Deze hoge-mobiliteits kanaal-materialen beloven een lager vermogenverbruik van de transistor door een verlaging van de werkspanning, en dit met behoud (of zelfs verbetering) van de performantie. Maar theoretische studies voorspellen dat bij kleinere diameters van de nanodraad de mobiliteit zou afnemen, waardoor het voordeel van deze hoge-mobiliteitsmaterialen verloren gaat. Dit probleem kan worden opgelost met nanodraadjes in een verticale configuratie, wat meer speling toelaat in hun afmetingen.

Met de verticale nanodraad-transistor zouden ook het vermogenverbruik en de parasitaire capaciteiten en weerstanden (RC parasitics) verbeteren. 

"Dat blijkt onder meer uit een vergelijkende analyse die imec maakte tussen  FinFETs (met drievoudige poort), laterale nanodraad-FETs en verticale nanodraad-FETs."

Voor de 5nm technologienode vertonen de verticale nanodraad-FETs lagere waarden voor de parasitaire capaciteit en weerstand dan de andere twee architecturen. Zo worden veel grotere ‘RC parasitics’ gemeten bij laterale nanodraad-FETs waarbij meerdere horizontale nanodraadjes verticaal gestapeld worden om een verhoogde aandrijfstroom te bereiken. Berekeningen tonen ook aan dat de verticale nanodraad-FETs het beter doen op het gebied van vermogenverbruik. Door de toename van het aantal draagbare toepassingen is laag vermogenverbruik een erg belangrijke factor geworden.

Compacte SRAM-cellen

Het relaxeren van de poortlengte blijkt ook een belangrijke parameter te zijn voor het optimaliseren van procesvariabiliteit, een kritische factor bij de schaalverkleining van SRAM-cellen. SRAM-cellen bestaan typisch uit 6 transistoren. Door te spelen met de poortlengte van één of meerdere van deze transistoren kunnen vaak betere en stabielere SRAM-cellen gemaakt worden. Maar wanneer laterale nanodraad-transistoren gebruikt worden voor de fabricage van de SRAM-cel, dan heeft een verandering van de poortlengte impact op de voetafdruk van de cel op de wafer. 

Door verticale nanodraad-FETs te gebruiken kan de poortlengte groter gemaakt worden om de performantie en de stabiliteit van de SRAM-cel te verbeteren, zonder daarbij meer oppervlakte te verbruiken.

Door de zeer goede verhouding tussen performantie en oppervlakte kunnen de SRAM-cellen ook kleiner gemaakt worden. Voor 5nm ontwerpregels berekende imec een 30% kleinere oppervlakte voor een SRAM-bitcel met 6 transistoren opgebouwd uit verticale nanodraad-FETs, in vergelijking met een SRAM-cel gemaakt van laterale nanodraad-FETs. Deze sterk geschaalde SRAM-cellen vertonen ook een betere lees- en schrijf-stabiliteit, een lagere minimale werkspanning en lagere lek-stromen in standby-mode. 

imec_vertical SRAM

Schematische voorstelling van een compacte SRAM-cel met verticale nanodraad-transistoren; de oppervlakte kan tot 30% kleiner worden in vergelijking met een SRAM-cel die opgebouwd is uit laterale nanodraad-transistoren. 

Transistor-integratie: de ‘kanaal-eerst’-benadering

Vanuit integratiestandpunt is de zogenaamde ‘channel-last’-methode (het kanaal laatst) de meest eenvoudige manier om verticale nanodraad-transistoren te maken. Deze werkwijze wordt bv. gebruikt om nanodraad-structuren in geheugentoepassingen te integreren. In een ‘channel-last’-benadering wordt er eerst een gat geëtst doorheen een gelaagde stapel. Nadien wordt dit gat opgevuld met het nodige materiaal door middel van selectieve epitaxiale groei en een chemisch-mechanische polijststap (CMP). Maar voor logische en SRAM-toepassingen heeft deze route twee grote nadelen: zowel de groei van hoge-kwaliteitskanalen (defect-vrij) als de dopering van de nanodraadjes – wat nodig is voor de junctievorming in logische toepassingen – vormen een uitdaging.

"Daarom heeft imec tot nu toe gebruik gemaakt van de ‘kanaal-eerst’-benadering, wat leidt tot een betere kwaliteit van de kanalen en een grotere flexibiliteit in de keuze van de materialen (bv. Si of hoge-mobiliteits kanaal-materialen)."

In de ‘kanaal-eerst’-benadering worden er nanodraad-pillaartjes gevormd en vindt de dopering plaats vóór alle andere proces-stappen (zoals isolatie, poort- en contactvorming). Het doperen van de Si-nanodraadjes gebeurt door drie gestapelde te lagen te groeien in één draad, elk met een verschillende doperingsconcentratie voor een bepaald transistortype (nMOS/pMOS). Een interessante optie voor de fabricage van de verticale nanodraad-FETs is het gebruik van junctieloze transistoren. Aangezien in deze transistoren geen juncties nodig zijn, is het fabricageproces veel eenvoudiger. 

imec_tem vertical wires

Transmissie-elektron microscopie (TEM) beeld, waarbij de verticale draadjes in doorsnede getoond worden na de volledige fabricage van de transistoren. 

Toekomst: verticaal gestapelde verticale nanodraad-FETs, de weg naar super-geschaalde SRAM-cellen

De integratie van nanodraadjes in een verticale architectuur is een veelbelovende manier om erg compacte SRAM-cellen te maken. 

Op langere termijn kunnen we nog een stap verder gaan door ook deze verticale transistoren op elkaar te stapelen. 

Imec heeft een dergelijk nieuw SRAM-cel-ontwerp onderzocht, waarbij een SRAM-cel met 6 transistoren gestapeld wordt op een andere 6-transistor SRAM-cel. Daarbij worden telkens twee transistoren van hetzelfde doperingstype gestapeld. Een interconnectlaagje wordt verticaal gedefinieerd tussen de twee poortniveaus. Simulaties met dit ontwerp tonen een oppervlakteverkleining (per bit) van 39% ten opzichte van SRAM-ontwerpen die maar één niveau van verticale nanodraad-FETs hebben. Dit nieuwe, sterk geschaalde 3D cel-ontwerp zou daarbij niet inboeten aan performantie. Samengevat vormt het stapelen van verticale nanodraad-transistoren een veelbelovende route naar hoog-performante ‘super-geschaalde’ SRAM-cellen. 

imec_sram cell design

SRAM-cel-ontwerp waarbij twee verticale nanodraad-FETs verticaal op elkaar gestapeld worden zo dat ze hetzelfde type dopering hebben voor bron en afvoer.

 

Meer weten?

Biografie Anabela Veloso

Anabela Veloso behaalde in 1996 een M.Sc. in de ingenieurswetenschappen (toegepaste natuurkunde, 5 jaar) aan het Instituto Superior Técnico (IST)-Technical University of Lisbon, Portugal. Tot 2001 deed ze voor haar doctoraat onderzoek naar geavanceerde magneetkoppen (Ph.D. in 2002 aan het INESC-IST, Portugal, incl. een internship aan het Storage Technology Corporation, Louisville, Colorado, USA in 2000). Anabela werkt sinds 2001 als principal engineer bij imec, Leuven, België. Haar huidige interesses gaan uit naar de domeinen van geavanceerde CMOS transistor-fysica, karakterisatie en technologie, waarbij ze het nanodraad-transistor project leidt als onderdeel van het imec Core CMOS Logic programma. Ze is auteur en co-auteur van meer dan 200 papers gepubliceerd in internationale conferentieproceedings en technische journals (peer reviewed), en in 2014-2015 was ze lid van de IEDM Process and Manufacturing Technology (PMT) commissie.

Biografie Trong Huynh-Bao

Trong Huynh-Bao ontving in 2012 de M.Sc. degree (met summa cum laude) van de Politecnico di Torino, Italië. In 2017 behaalde hij zijn Ph.D. (met de grootste onderscheiding) aan imec, Leuven en de Vrije Universiteit Brussel waar hij onderzoek deed naar Design-Technology Co-Optimization (DTCO) van verticale gate-all-around transistoren voor de sub-5nm CMOS-generaties. Sinds 2017 werkt hij als R&D engineer bij imec, waar hij zich richt op de verschillende aspecten van DTCO voor sub-10nm nodes, embedded SRAM, opkomende geheugentechnologieën en circuit-ontwerp ‘enablers’ om de Wet van Moore te verlengen.

Biografie Nadine Collaert

Nadine Collaert ontving haar M.Sc. en Ph.D. degrees in de Elektrotechniek van het departement ESAT, KU Leuven, België, in 1995 en 2000, respectievelijk. Sindsdien is ze betrokken in de theorie, het ontwerp en de technologie van FinFET-transistoren, opkomende geheugentechnologieën, transducers voor biomedische toepassingen en de integratie en karakterisatie van bio-compatibele materialen (zoals koolstof-gebaseerde materialen). Van 2012 tot april 2016 was ze programma-manager van het imec LOGIC-programma, waarbij ze zich vooral toelegde op hoge-mobiliteitskanalen, TFETs en nanodraad-transistoren. Sinds april 2016 is ze distinguished member of technical staff, verantwoordelijk voor het onderzoek naar nieuwe CMOS schalingsmethodes, die gebaseerd zijn op de heterogene integratie van nieuwe materialen met Si en nieuwe ‘material enabled device en system approaches’ om de functionaliteit te verhogen. Ze is auteur en co-auteur van meer dan 300 papers in internationale journals en conferentieproceedings, en ze heeft meer dan 10 patenten in het domein van transistorontwerp en procestechnologie op haar naam staan. Ze was lid van de CDT-commissie van de IEDM-conferentie en ze is nog steeds lid van programma-commissies van internationale conferenties zoals ESSDERC, ULIS/EUROSOI en het VLSI Technology Symposium. 

Deze website maakt gebruik van cookies met als enige doel het analyseren van surfgedrag, zonder enige commerciële insteek. Lees er hier meer over.

Accepteer cookies