Semiconductor technology & processing

10 min

Hoe kunnen we de signaalvertraging in chipbedrading verbeteren?

Imec-onderzoekers bedenken oplossingen - nieuwe processtappen, materialen en ontwerpen - om de signaalvertraging in de chipbedrading (BEOL) van volgende chipgeneraties tegen te gaan.

Scroll

Intro

Interconnects, de bedrading in de zogenaamde back-end-of-line (BEOL) van chips, worden alsmaar compacter bij elke nieuwe chipgeneratie. En dat leidt tot een ongewenste signaalvertraging, uitgedrukt als een toename in het product van de weerstand en de capaciteit (of RC) van de interconnects. Daarom zoeken onderzoekers wereldwijd naar nieuwe strategieën om goede interconnects te maken voor de volgende chipgeneraties. 

Zsolt Tokei, Directeur van imecs Programma over Nano-Interconnects, vertelt over de nieuwste trends in het interconnect-landschap. Hij bespreekt een aantal opties die een antwoord kunnen bieden op het probleem van de RC-vertraging.

Deze oplossingen werden ook voorgesteld tijdens de IEEE International Interconnect Technology Conference (IITC) van 2017, waar Zsolt deelnam aan een paneldiscussie over de meest beloftevolle metaal-bedrading voor de volgende generatie chips. 

Signaalvertraging, een zorg voor de chipindustrie

Bij elke nieuwe technologiegeneratie wordt de schaalverkleining van transistoren alsmaar complexer. Daarbij komt dat de voordelen van schaalverkleining die we winnen in de zogenaamde front-end-of-line (de transistoren) gemakkelijk teniet worden gedaan wanneer de back-end-of-line (BEOL) niet volgt. In deze BEOL worden verschillende lagen van koperdraden (Cu) – die de transistoren in de chip elektrisch met elkaar verbinden – op elkaar gestapeld. Zsolt Tokei: “Vandaag bevatten de meest geavanceerde rekenchips gemakkelijk 12 tot 15 lagen Cu-bedrading. Bij elke technologiegeneratie (of node, dit is wanneer chiptechnologie verder verkleint) wordt dit bedradingsschema alsmaar complexer. Dat komt omdat steeds meer transistoren moeten verbonden worden met alsmaar kleinere pitch (de onderlinge afstand tussen gelijkaardige structuren). Naarmate de dimensies kleiner worden, verkleint ook de doorsnede van de draden waardoor het product van de weerstand en de capaciteit (ook RC genoemd) van het interconnectsysteem toeneemt. En dat leidt tot een sterke signaalvertraging.” 

"Deze zogenaamde RC-vertraging begon een aantal chipgeneraties geleden, en de problemen worden steeds erger. Zo wordt een vertraging van meer dan 30% verwacht wanneer we overgaan van de 10nm naar de 7nm node."

De huidige procesflow voor interconnects

De dual-damescene procesflow met Cu als geleider is nog steeds de gangbare procesflow in de industrie sinds hij midden 1990 werd ingevoerd. Een basis dual-damascene flow start met het neerzetten van een lage-k diëlektrisch materiaal op een structuur. Deze lage-k filmen zijn ontworpen om de capaciteit en de vertraging in chips te reduceren. In een volgende stap wordt deze diëlektrische laag bedekt met een oxide en een resist, en via’s en geulen worden gevormd door middel van lithografie- en etsstappen. De via’s verbinden één metaallaag met de laag erboven of eronder. Daarna wordt een metallische barrièrelaag toegevoegd om te verhinderen dat Cu-atomen migreren in de lage-k materialen. De barrièrelagen worden neergezet met de techniek van physical vapor deposition – waarbij materialen zoals tantalum en tantalumnitride worden gebruikt – en vervolgens gecoat met een Cu ‘seed’ barrière. In een laatste stap wordt Cu aangebracht op deze structuur met de techniek van elektroplating, in een chemisch-mechanische polijst-stap (CMP).

Een volledige dual-damascene module voor de 5nm node

De halfgeleiderindustrie wil de huidige dual-damascene technologie zo lang mogelijk blijven gebruiken vooraleer op een nieuw proces over te stappen. En dat begint met stapsgewijze veranderingen aan de huidige technologie, waardoor die tot minstens de 5nm node zou moeten standhouden. 

Zsolt Tokei: “Onze onderzoekers hebben een volledige dual-damascene module gedemonstreerd voor de 5nm technologienode.” 

“In deze generatie chips wordt de BEOL enorm complex, en liggen de structuren erg dicht tegen elkaar (kleine pitches). Bijvoorbeeld, wanneer we de oppervlakte in logische chips met de helft verkleinen en een SRAM geheugencel met 60% verkleinen, hebben de poorten van de transistoren een onderlinge afstand van slechts 42nm en hebben we een ‘first routing’ metaal met 32nm pitch (of 16nm halve pitch, wat neerkomt op de helft van de afstand tussen gelijkaardige structuren). In deze BEOL-lagen worden geulen (of trenches) gecreëerd die later opgevuld worden met metaal in een metallisatiestap. Om elektrisch functionele interconnects te maken, worden er zogenaamde block-lagen loodrecht aangebracht op de geulen. Eén van de vele uitdagingen bij de schaalverkleining van interconnects heeft te maken met de lithografie-opties. Het aanbrengen van patronen in deze complexe lagen kan niet langer met enkelvoudige immersielithografie en directe ets-stappen worden uitgevoerd. Dat is enkel mogelijk met multi-patterning – een erg dure en complexe oplossing waarbij meerdere belichtingsstappen gebruikt worden – hetzij met immersielithografie, of met EUV, of met een combinatie van immersie en EUV om één metaallaag te maken. Tijdens de IITC-conferentie demonstreerden we een volledig intregratieproces waarbij we gebruik maakten van multi-patterning. Hiermee konden we de metaal-block met een erg kleine pitch patroneren, en de kritische dimensie van de geul tot 12nm verkleinen bij 16nm halve pitch. We keken ook naar de betrouwbaarheid, bijvoorbeeld naar elektromigratie-problemen die veroorzaakt worden door de beweging van atomen in de interconnects. We toonden aan dat ons Cu-metallisatieschema bruikbaar is bij deze kleine dimensies, en we keken naar ruthenium (Ru) als een vervanger voor Cu.”

imec_tight pitch copper lines in a low-k materials

Cu-lijnen met heel kleine onderlinge afstand, ingebed in een lage-k materiaal. De metaal-blocks werden aangebracht door middel van een toon-inversie-flow.

Voorbij de 5nm technologienode...

Voor kleinere technologienodes (kleiner dan 5nm) bekijkt het team van Zsolt Tokei een veelheid aan opties. Zo onderzoeken ze nieuwe materialen voor geleiders en diëlektrica, barrièrelagen, via’s en nieuwe manieren om ze te deponeren; innovatieve BEOL-architecturen om 2,5D/3D-structuren te maken; nieuwe schema’s om patronen aan te brengen; co-optimalisatie van systeem en technologie, enz. 

Zsolt Tokei: “Zo maken we meer en meer gebruik van zogenaamde scaling boosters, zoals zelf-alignerende via’s, om fabricageprocessen te ontwikkelen en tegelijk de RC-vertraging onder controle te houden. Het aligneren van via’s, die de verschillende lagen onderling verbinden, is een kritische stap in het BEOL-proces. Door deze alignering wordt immers de oppervlakte bepaald die beschikbaar is voor het onderlinge contact tussen de interconnectlagen. Het verkeerd aligneren heeft een invloed op de weerstand en de betrouwbaarheid van de interconnects. Wij hebben aangetoond dat het nodig is om zelf-alignerende via’s te gebruiken om onze overlap-specificaties te halen. We konden een procesflow ontwikkelen voor 12nm halve-pitch structuren.”

Ook zelf-assemblerende monolagen (SAMs) bieden nieuwe mogelijkheden. SAMs opgebouwd uit sub-1nm organische ketens en getermineerd met de juiste functionele groepen, kunnen helpen om de dunne-film diëlektrica en metaalinterfaces te ‘engineeren’, en kunnen diffusie aan grensvlakken verhinderen. Zsolt Tokei: “Er wordt al tien jaar onderzoek gedaan naar het gebruik van SAMs in de BEOL.”

“Wij hebben dit veelbelovend concept nu van lab naar fab gebracht, en we hebben de SAMs geïntegreerd in een metallisatie-schema op een volledige wafer.” 

“Onze onderzoekers hebben de impact van deze SAMs op de performantie van de interconnects en de schaalbaarheid van de procesflow onderzocht. De SAMs leidden tot een betere interface en een dunnere barrière, waardoor de onderzoekers een reductie van ongeveer 18% konden aantonen in de RC van 22nm halve-pitch dual-damascene interconnects.” 

In een conventionele BEOL-metallisatiestap wordt een barrièrelaag gecoat met een Cu ‘seed’ barrière en deze structuur wordt met de techniek van elektroplating bedekt met laag-resistief Cu dat dienst doet als geleider. Maar wanneer we overgaan naar sub-10nm interconnects, neemt de weerstand van Cu verder toe. Tegelijk neemt ook de diffusiebarrière – die erg resistief is en moeilijk te schalen – alsmaar meer plaats in, waardoor de totale weerstand van de barrière/Cu-structuur toeneemt. Zsolt Tokei: “Daarom kijken we naar alternatieve metalen die Cu mogelijk kunnen vervangen, en die geen diffusiebarrière nodig hebben. Onder de mogelijke kandidaten, zoals Co, Ni, Mo enz, zijn vooral de metalen die tot de groep van platina behoren erg beloftevol. Dat komt door hun lage bulk-weerstand en hun weerstand tegen oxidatie. Ze hebben ook een hoog smeltpunt, wat kan leiden tot een beter elektromigratie-gedrag.”

"Ons onderzoeksteam is er in geslaagd om Ru nanodraden te maken met een doorsnede van 58nm2. De nanodraden vertonen een lage resistiviteit en blijken erg robuust te zijn. Zo bleken ze in staat te zijn om hoge stromen te geleiden, met stroomwaarden (fusing currents) tot 720Ma/cm2."

imec_Time dependent behavior of Ru nanowires under thermoelectric stress

Tijdsafhankelijk gedrag van Ru nanodraden onder thermo-elektrische spanning. 

Zsolt Tokei was uitgenodigd om tijdens de IITC-conferentie van 2017 deel te nemen aan een paneldiscussie. Deze werd georganiseerd door Applied Materials om te discussiëren over de laatste ontwikkelingen in de BEOL bij hele kleine nodes, over de uitdagingen en problemen die bij deze heel erg kleine dimensies optreden en over nieuwe eisen die door de toepassingen aan de BEOL gesteld worden. Gerenommeerde sprekers uit het technisch veld keken naar haalbare oplossingen om de huidige technologie te verlengen, en naar alternatieve opties. Zsolt Tokei: “Uit de discussie is duidelijk gebleken dat innovatie in de geleiders het grootste onmiddellijke voordeel kan bieden. Dat vormt de drijfveer om Cu te vervangen in specifieke metallisatieniveaus. Andere opties – zoals innovaties in diëlektrica, functionaliteit in de BEOL of 2D materialen – blijven interessante pistes voor verder onderzoek.”

Vandaag worden signalen overgebracht door voortplanting van elektronen in geleiders. Een optie voor de verdere toekomst is te werken met zogenaamde spingolven in geleiders als alternatief signaaltransport. 

Bijkomende functionaliteit toevoegen aan de BEOL

In de toekomst worden mogelijk meer en meer technologie-opties bepaald door wat het systeem of zelfs de applicatie vereisen. 

"Op die manier zouden aparte technologieën kunnen ontstaan voor bv. krachtige berekeningen, laagvermogen mobiele communicatie, chips voor medische toepassingen of voor IoT-sensoren."

In dezelfde context onderzoekt imec de voordelen om bijkomende functionaliteit aan de BEOL toe te voegen. 

Zsolt Tokei: “Meer specifiek bekijken we momenteel de mogelijkheid om dunne-film organische transistoren – met typisch een lage lekstroom –  te integreren in het interconnect-circuit van Si FinFETs. Het mogelijke voordeel van zo’n integratie zijn het lagere vermogenverbruik en de kleinere oppervlakte.” Een groot aantal circuits kan voordeel halen uit deze hybride processing, zoals draagbare toepassingen, eDRAM-geheugens, beeldschermen en FPGA-toepassingen. Zsolt Tokei: “Als concreet voorbeeld voegen we momenteel imec’s expertise in BEOL-technologieën samen met onze expertise in dunne-film gebaseerde flat-panel beeldschermen, waardoor opportuniteiten ontstaan voor nieuwe toepassingen...”

 

Meer weten?

  • Zsolt Tokei vertelde over dit onderwerp tijdens het imec technology forum (ITF) 2017 USA. Wil je graag aanwezig zijn op een van de volgende ITFs, surf dan naar de ITF website voor meer info.
  • Dit artikel is een compilatie van 4 IITC papers. Als je deze papers graag ontvangt, mail dan naar imecmagazine@imec.be

 

Biografie Zsolt Tokei

Zsolt Tokei is Distinguished Member of Technical Staff Interconnects bij imec. Hij vervoegde imec in 1999 en bekleedde er sindsdien verschillende technische posities. Eerst als procesingenieur en onderzoeker in het domein van koper/lage-k interconnects, en daarna als hoofd van de metaalgroep. Later werd hij Principal Scientist, Programmadirecteur Nano-Interconnects en, in 2016, Distinguished Member of Technical Staff Interconnect. In 1994 behaalde hij een M.S. in de fysica aan de University Kossuth in Debrecen, Hongarije. In het kader van een thesis die werd uitgevoerd aan zowel de Hongaarse University Kossuth en de Franse University Aix Marseille-III behaalde hij zijn PhD (1997) in de fysica en materiaalwetenschappen. In 1998 ging hij als postdoctoraal onderzoeker aan de slag bij het Max-Planck Instituut van Düsseldorf, Duitsland. Sinds hij bij imec werkt, richt hij zich op verschillende aspecten van interconnects, zoals schaalverkleining, metallisatie, elektrische karakterisatie, module-integratie, betrouwbaarheid en systeemaspecten.

Deze website maakt gebruik van cookies met als enige doel het analyseren van surfgedrag, zonder enige commerciële insteek. Lees er hier meer over.

Accepteer cookies