Semiconductor technology & processingMemory

15 min

Nieuwe geheugentechnologie voor het zettabyte-tijdperk

Traditionele geheugens zoals SRAM, DRAM en Flash evolueren niet langer volgens de groei van het dataverkeer, vooral op het gebied van energieverbruik en snelheid. Gouri Sankar Kar, distinguished member technical staff emerging memories, en Arnaud Furnemont, memory director bij imec, leggen uit wat er van de geheugens van de toekomst verwacht wordt, en geven hun visie op de geheugen-roadmap.

Scroll

Het zettabyte-tijdperk

Elke dag, zelfs elke seconde produceren wij ongeziene hoeveelheden data. De snelheid waarmee deze data jaarlijks aangroeit, wordt geschat op 1.2 tot 1.4x (bron: IDC’s Data Age 2025 study, maart 2017). Hiermee zal de hoeveelheid digitale data die wereldwijd wordt gegenereerd al snel de 100 zettabyte overschrijden. Om de betekenis van dit aantal te vatten, zouden we een voetbalveld gevuld met 28 meter hoge stapels terabyte solid state drives (SSD’s) nodig hebben indien we al deze data zouden willen opslaan. Een groot deel van de data is afkomstig van welbekende toepassingen zoals Amazon, YouTube, Facebook of Netflix. Maar ook nieuwe toepassingen van het Internet of Things (IoT) zullen hun steentje bijdragen. Denk maar aan de zelfrijdende wagen (goed voor 4.000GB data per dag), de ‘smart building’ (>275GB per dag, per gebouw) en de ‘smart city’ (>1.000TB per dag, per stad). Om deze data te transporteren – van applicatie naar edge node, dan naar een basisstation en naar een datacenter – is er enorm veel bandbreedte nodig, een uitdaging die wordt aangepakt door 5G en optische vezel-technologieën. Maar tijdens dit dataverkeer worden ook enorme eisen opgelegd aan geheugen en opslag – op het gebied van geheugendichtheid, bandbreedte, kostprijs en energieverbruik.

Slimme datamining en lager energieverbruik

Op een bepaald punt in deze dataflow zullen we de gegenereerde data ook moeten analyseren om er vervolgens betekenis aan te geven. Daarvoor zullen we ‘machine learning’ technieken gebruiken. Het moment waarop we deze inzetten, zal een grote impact hebben op de eisen die aan de geheugen- en opslagtechnologieën worden opgelegd. Bijvoorbeeld, wanneer we machine learning vlak na het genereren van data kunnen inzetten, dan zal dat helpen om de eisen te versoepelen. Maar als dataconversie pas later plaatsvindt, dan zullen al die ruwe data doorheen het ganse proces moeten worden opgeslagen (lees het artikel over artificiële intelligentie op pg. 4 van dit magazine). 

Het zettabyte-tijdperk vormt ook een uitdaging voor het vermogen dat door het groeiend aantal datacentra verbruikt wordt om alle data te verwerken, te transporteren en op te slaan. Wanneer we het energieverbruik niet optimaliseren, dan zullen tegen 2030 datacentra wereldwijd ongeveer 8000 terawatt-uren verbruiken (bron: https://www.labs.hpe.com/next-next/energy). Dat is evenveel elektriciteit als vandaag door Europa, Afrika en een deel van Azië wordt verbruikt. De laatste jaren werden er al enkele technologieën in de datacentra geïntroduceerd om de problemen van vermogen en performantie voor opslag aan te pakken, zoals de uitrol van de solid state drive sinds 2014, en de introductie van de eerste opkomende geheugentechnologieën in 2017. Maar om voorbereid te zijn op het zettabyte-tijdperk zullen we nieuwe niet-vluchtige geheugens moeten invoeren, die moeten beschikken over een nooit-geziene geheugendichtheid en snelheid, en een veel lager vermogenverbruik.

De vertraging van de huidige geheugen-roadmap

Laten we het huidige geheugenlandschap van dichter bekijken (zie figuur hieronder). Dichtbij de centrale verwerkingseenheid (CPU) vormen de snelle en vluchtige ingebedde static random access memories (SRAMs) de dominante geheugens. Nog op de chip bevinden zich de hogere cache-geheugens, meestal gemaakt in SRAM- en ingebedde dynamic random access memory (DRAM)-technologieën. Off-chip, verder weg van de CPU, vind je vooral DRAM-chips voor het werkgeheugen, niet-vluchtige Flash NAND geheugenchips voor opslag, en tapes voor langdurig archiveren van gegevens. In het algemeen zijn de geheugens die zich verder van de CPU bevinden goedkoper, trager en minder vluchtig, en hebben ze een grotere geheugendichtheid. 

existing memoriesToepassingsdomeinen en werkingsruimte van de bestaande conventionele geheugens (HPC = high performance computing; DSP = digital signal processing; ROM = read only memory; duty cycle = relatieve tijd dat de geheugens in werking zijn).

Al meer dan 50 jaar is de Wet van Moore de drijvende kracht achter de kostenreductie van geheugentechnologieën, en dit heeft zich vertaald in een continue toename van de geheugendichtheid. Maar ondanks grote verbeteringen in geheugendichtheid, heeft alleen de dichtheid van de opslagtype geheugens (Flash NAND en tapes) gelijke tred kunnen houden met de groeisnelheid van data. Met de overgang van NAND naar 3D-NAND geheugens, wordt verwacht dat de toename in geheugendichtheid voor dit opslagmedium ook zal vertragen, en uiteindelijk onder de datagroeisnelheid zal zakken.

In tegenstelling tot de ontwikkeling van rekenchips – die altijd al gedreven werden door een kostenvermindering en een verbetering van de transistorarchitecturen – werd nauwelijks aandacht besteed aan een verbetering van het vermogen/performantie van geheugens. Als resultaat hebben de vermogenreductie en de toename in snelheid helemaal geen gelijke tred kunnen houden met de groei van de datasnelheid, en dit voor zowel geheugen als opslag.

memory growth rates

Groeisnelheden voor de belangrijkste geheugen-roadmaps (in rood: enkel de dichtheid van opslagmedia heeft gelijke tred kunnen houden met de datagroeisnelheid).

Kunnen opkomende technologieën redding bieden?

Om de uitdagingen van het zettabyte-tijdperk te beantwoorden (dus, betere dichtheid en snelheid, en minder vermogenverbruik), verkent imec verschillende opties voor geheugen en opslag, zowel voor ‘standalone’ als ingebedde toepassingen (zie figuur hieronder). De opties gaan van MRAM-technologieën voor cache-toepassingen, over oplossingen om DRAM-chips te verbeteren, opkomende ‘storage class’ geheugens om de kloof tussen DRAM en NAND te dichten, oplossingen om 3D-NAND opslag-devices te verbeteren, tot een revolutionaire oplossing voor archiefopslag. Hieronder zetten we de status en uitdagingen er van op een rij, en gaan we na of we met deze opkomende geheugen-roadmaps opgewassen zijn tegen de uitdagingen van de zettabyte-wereld.

emerging memories at imec

Geheugen-technologieën die imec onderzoekt – toepassingsdomeinen en werkingsruimte

MRAM als cachegeheugen

Spin transfer torque MRAM (STT-MRAM)-technologie is een interessante kandidaat om ingebedde SRAM-geheugens voor L3-cachetoepassingen te vervangen. Het is niet vluchtig, heeft een hoge geheugendichtheid, en kan werken tegen een hoge snelheid en met lage schakelstroom. Het hart van een STT-MRAM-device is een magnetische tunneljunctie waarin een dunne diëlektrische laag ge-sandwichet wordt tussen een magnetische vaste laag en een magnetische vrije laag. De geheugencellen worden geschreven door de magnetisatie van de vrije magnetische laag te schakelen. Hiervoor is een stroom nodig die loodrecht in de magnetische tunneljunctie wordt geïnjecteerd.

Door deze geometrie delen de lees- en schrijfoperaties hetzelfde pad, wat minder goed is voor de betrouwbaarheid van het geheugen. Deze betrouwbaarheidsproblemen in combinatie met een toenemend energieverbruik bij sub-ns schakelsnelheden maken STT-MRAM-geheugens minder geschikt om de snellere L1/L2 cache SRAM-geheugens te vervangen.

Met een MRAM-variant, de spin orbit torque MRAM (SOT-MRAM), kunnen deze uitdagingen wel worden aangepakt. In deze geheugens wordt de vrije magnetische laag geschakeld door een stroom in het vlak – in een aanpalende SOT-laag – waardoor het lees- en schrijf-pad van elkaar worden losgekoppeld. Daardoor verbetert de ‘endurance’ (het aantal keren dat het geheugen geschreven/gelezen kan worden voor een faling optreedt) en stabiliteit van deze MRAM-variant. Imec kon onlangs aantonen dat het mogelijk is om state-of-the-art SOT-MRAM geheugens op 300mm wafers te maken door gebruik te maken van standaard chipfabricage-processen. De geheugens vertoonden een haast oneindige endurance (>5x1010), een heel snelle schakelsnelheid (240ps), en een laag vermogenverbruik van 300pJ. De onderzoekers bekijken ook of ze het energieverbruik nog verder naar beneden kunnen halen, door de schakelstroom te verlagen en veldvrije schakeling aan te tonen.

mram

(Links) SOT-MRAM geheugen, en (rechts) SOT-schakelings-verdeling als functie van puls-spanning voor verschillende puls-duren.

Imecs visie op DRAM-schaling

Vanuit structureel oogpunt is DRAM een erg eenvoudig geheugentype. Een DRAM-geheugencel bestaat uit één transistor en één condensator, die geladen of ontladen kan worden. Traditioneel worden hiervoor dubbelzijdige cilindervormige condensatorstructuren gebruikt, met een diëlektrisch materiaal zowel aan de binnenzijde als aan de buitenzijde van de condensator. Maar wanneer de afmetingen van de DRAM-cellen alsmaar kleiner worden, moeten we ook de ‘aspect-ratio’ van deze structuren vergroten – aangezien een zekere hoeveelheid aan condensator-oppervlak nodig is om het geheugen goed te laten werken. Voor heel grote aspect-ratio’s zitten deze DRAM-structuren tegen de grens van mechanische stabiliteit. De industrie zal daarom mogelijk overschakelen op een nieuwe condensator-structuur: de één-pilaar-architectuur met hoge aspect-ratio, waarbij de diëlektrische film nu alleen maar aan de buitenzijde zit. Door deze verandering wordt het mogelijk om dikkere films met hogere k-waarde te gebruiken. En dat zal op zijn beurt toelaten om de aspect-ratio van de één-pilaar-structuur te verlagen en de lekkage te verminderen. Imec ontwikkelt momenteel een nieuw diëlektricum dat aan deze specificaties voldoet.

dram roadmap

Imecs visie op de DRAM-roadmap; inset: impact van de één-pillaar-architectuur

Op langere termijn onderzoeken we ook of we de perifere logische circuits direct onder het array van condensatoren en transistoren kunnen plaatsen. Deze logische circuits controleren hoe data van en naar de geheugenchip gaat, en nemen doorgaans heel wat ruimte in beslag. Vandaag is de transistor van de DRAM-geheugencel gemaakt uit silicium. Om de perifere logica onder de DRAM-array te plaatsen, moeten we deze transistor vervangen door een transistor die uit een ander materiaal dan Si is gemaakt, en compatibel is met de back-end-of-line. Bij imec kijken we naar een dunne-film indium-gallium-zink-oxide (IGZO) transistor (zie figuur hieronder). Met deze architectuur zouden we een generatie van schaalverkleining volgens de Wet van Moore moeten kunnen winnen. Daarbij zal deze ook de ultieme 3D-DRAM-integratie mogelijk maken.

dram roadmap

Nieuwe DRAM cel-transistor gebaseerd op een oxide-halfgeleider

Opslag-type geheugens: opkomende geheugen- en selectorconcepten

Het opslag-type geheugen (of storage class memory) is ingevoerd om de kloof te dichten tussen DRAM- en NAND-Flash-geheugens op het gebied van ‘latency’, dichtheid, kostprijs en performantie. Met dit nieuwe type geheugen zou het mogelijk moeten worden om in heel korte tijd toegang te krijgen tot grote hoeveelheden data. Waarschijnlijk is meer dan één nieuwe geheugentechnologie nodig om de ganse kloof te overbruggen. Het imec-team onderzoekt verschillende opkomende geheugentechnologieën voor deze storage class memory, waaronder verschillende ‘cross-point’-architecturen voor het geheugenelement, zoals phase-change-RAM (PC-RAM), vacancy-modulated conductive oxide (VMCO), conductive bridge RAM (CB-RAM) en oxide RAM (OxRAM). Voor toepassingen die een grote geheugendichtheid vragen, hebben deze geheugens een twee-terminaals selector-element nodig dat serieel verbonden wordt met het geheugenelement. Deze selectorelementen onderdrukken de ongewenste stromen die doorheen de niet-geselecteerde geheugencellen in de cross-point array lopen tijdens de werking van het geheugen. Imec ontwikkelt GeSe-gebaseerde ovonic threshold switching (OTS) selectorelementjes die de juiste eigenschappen hebben voor hoge-dichtheid opslag-type geheugens: hoge thermische en elektrische stabiliteit, hoge stroomdichtheid, en lage stroom wanneer het geheugen uit staat. 

Aan de DRAM-kant van de DRAM-NAND-kloof kunnen snelle MRAM-geheugens een interessant en schaalbaar alternatief bieden voor het geheugenelement. Deze technologie heeft ook een selector nodig, en daarom werkt imec aan een diode-gebaseerde selector. Dichter bij de NAND-Flash-kant tenslotte is er heel wat interesse voor een ferro-elektrisch geheugen gebaseerd op hafnium-oxide (HfO). Vergeleken met NAND-Flash kan dit opkomende geheugen werken bij lagere spanningen en met grotere snelheden. De eenvoudige celstructuur kan in een 3D-archictuur gemaakt worden met CMOS-compatible processen.

3D NAND... en verder?

Sinds zijn introductie enkele jaren geleden is 3D NAND de mainstream opslag-technologie geworden omwille van de mogelijkheid om de dichtheid aan bits verder op te drijven. Dit kan gerealiseerd worden door over te gaan van 3 bits naar 4 bits per cel. En in plaats van de traditionele ‘x-y’-schaalverkleining in een horizontaal vlak, schaalt 3D NAND in de z-richting door verschillende lagen van NAND-poorten verticaal te stapelen. Vandaag kunnen al meer dan 60 lagen op elkaar gestapeld worden. Maar het toenemend aantal lagen vormt ook een uitdaging voor de depositie- en ets-processen. En, naarmate meer lagen gestapeld worden, neemt ook de spanning in de lagen toe waardoor het 3D-NAND-patroon kan instorten – een uitdaging die door imec wordt aangepakt. Imec zoekt ook naar alternatieve materialen en processen om het kanaal te maken – zoals een silicium ‘macaroni’-kanaal – die komaf maken met de beperkingen van de traditioneel gebruikte poly-Si-kanalen.

Verwacht wordt dat ondanks al deze voordelen de toename in geheugendichtheid van 3D NAND binnenkort ook zal vertragen en de data-groeisnelheid niet meer zal kunnen volgen. Daarom wordt gezocht naar een opkomende geheugentechnologie die sneller en goedkoper is dan 3D NAND. Tot nog toe zijn er geen kandidaten die 3D NAND in dichtheid kunnen verslaan. Dat heeft vooral te maken met de unieke eigenschap van 3D-NAND-Flash-technologie om 3-4 bits per geheugencel te integreren.

DNA-opslag: de heilige graal van dataopslag? 

Stel je voor dat je alle data van de wereld voor heel lange tijd in een container kan opslaan die maar zo groot is als een wagen? Dat is precies wat DNA-opslag belooft. DNA kan miljoenen jaren stabiel blijven – vandaag kunnen we zelfs nog DNA van de wollige mammoet extraheren – waardoor data voor heel lange tijd kan worden vastgehouden. DNA is als opslagmedium ook erg dicht en compact. Het schrijven kan gebeuren door binaire data te coderen op DNA-strengen door middel van DNA-synthese. Zo’n DNA-streng wordt opgebouwd uit basenparen die elk een specifieke lettercombinatie hebben. Het geheugen kan gelezen worden op basis van DNA-sequencing, een technologie die alsmaar sneller en goedkoper wordt. DNA-sequencing is razendsnel aan het evolueren, zelfs sneller dan de Wet van Moore. Maar de onderzoekers hebben nog een lange weg te gaan vooraleer de snelheden bruikbaar worden voor geheugentoepassingen (1Gb/s). Om dat te realiseren zijn er snellere ‘fluïdica’ nodig, net als snellere chemische reacties en een veel hogere graad van parallellisme dan wat vandaag mogelijk is. De imec-onderzoekers werken aan oplossingen om DNA sneller te kunnen schrijven en lezen, en trachten DNA als medium voor lange-termijn-opslag goedkoper te maken.

Naar een duurzaam zettabyte-tijdperk

De klassieke geheugen-roadmap kan duidelijk geen oplossing bieden voor de zettabyte-wereld op het gebied van energieverbruik, geheugendichtheid, snelheid en kost. Zoals hierboven besproken, werkt imec aan verschillende opkomende technologieën voor geheugen en opslag die het veel beter doen op het gebied van dichtheid, systeem-performantie, en – gedeeltelijk – snelheid. Maar het energieverbruik blijft de grootste uitdaging om te komen tot een echt duurzaam zettabyte-tijdperk. Daarom moeten we blijven samenwerken met universiteiten en industrie om de geheugentechnologieën energiezuiniger te maken.

Wanneer we het hebben over duurzaamheid, denken we aan een ander aspect van het zettabyte-tijdperk: recyclage. Om alle data te verwerken en op te slaan, moeten er enorme hoeveelheden geheugenchips gemaakt worden. Maar de opkomst van nieuwe technologieën brengt ook nieuwe materialen met zich mee die vandaag nauwelijks gerecycleerd worden. Om tot een echte duurzame zettabyte-wereld te komen, zal de halfgeleiderindustrie ook oplossingen moeten vinden om de recycleerbaarheid van al deze materialen te verbeteren.

 

Meer weten?

  • ‘Imec demonstrates manufacturability of state-of-the-art spin-orbit torque MRAM devices on 300mm Si wafers’, persbericht
  • ‘Belangrijke stap in de realisatie van het ‘storage class’ type geheugen’, imec magazine
  • ‘Naar een betere dataretentie in OxRRAM-geheugens’, imec magazine
  • ‘Artificiële intelligentie op maat van het IoT’, imec magazine (op pagina 4 van dit magazine)

Biografie Arnaud Furnémont

Na een master in de elektromechanica maakte Arnaud Furnémont in imec zijn doctoraat over de karakterisering van nitride-gebaseerde geheugens zoals NROM en TANOS. In 2008 ging hij bij Intel werken in Boise (Idaho) waar hij verantwoordelijk werd voor de betrouwbaarheid van 20nm planaire Flash-geheugens, en later voor een opkomend geheugenconcept. In 2013 vervoegde hij imec als team-manager voor geheugenkarakterisering en -integratie. Sinds eind 2014 vervult hij bij imec de rol van memory director, waarbij zijn aandacht vooral uitgaat naar MRAM, RRAM, 3D NAND en ferro-elektrische geheugens.   

Biografie Gouri Sankar Kar

Gouri Sankar Kar behaalde in 2002 zijn doctoraat in de halfgeleiderfysica aan het Indian Institute of Technology, Khragput, India. Van 2002 tot 2005 was hij visiting scientist aan het Max Planck Institute for Solid State Research, Stuttgart, Duitsland, waar hij samenwerkte met Nobelprijs-laureaat (1985, Quantum Hall Effect) Prof. Klaus von Klitzing aan de quantum-dot FET. In 2006 begon hij te werken bij Infineon/Qimonda in Dresden, Duitsland als lead integration engineer. Daar werkte hij aan de verticale transistor voor DRAM-toepassingen. In 2009 vervoegde hij imec, waar hij momenteel distinguished member of technical staff (DMTS) is. In deze rol definieert hij de strategie en visie voor RRAM, DRAM-MIMCAP en STT-MRAM programma’s, voor zowel stand-alone als ingebedde toepassingen. 

Deze website maakt gebruik van cookies met als enige doel het analyseren van surfgedrag, zonder enige commerciële insteek. Lees er hier meer over. Lees ook ons privacy statement. Sommige inhoud (video's, iframes, formulieren,...) op deze website zal pas zichtbaar zijn na het accepteren van de cookies.

Accepteer cookies